|
|
İçerik
|
|
| 1. hafta: |
Derse Giriş, Bilgi ve Sayısal Sistemler |
| 2. hafta: |
Sayı Sistemleri ve Aritmetik İşlemler |
| 3. hafta: |
Sayısal Lojik Kapılar, Lojik Seviyeler, Transistörlerle Sayısal Lojik Tasarım ve Güç Tüketimi |
| 4. hafta: |
Boole Cebri ve Teoremleri, Cebirsel Lojik Sadeleştime |
| 5. hafta: |
Karnough Haritalarıyla Lojik Sadeleştirme ve Temel Birleşik Lojik Yapıtaşları, Birleşik Lojik Devrelerde Zamanlama |
| 6. hafta: |
Birleşik Lojik Yapıtaşları - Aritmetik Devreler |
| 7. hafta: |
Arasınav |
| 8. hafta: |
Donanım Tanımlama Dilleriyle Birleşik Lojik Devre Tasarımı |
| 9. hafta: |
Donanım Tanımlama Dilleriyle Test Tezgahı Tasarımı |
| 10. hafta: |
Bellek Devre Elemanları, RAM, ROM ve Ardışık Lojik Devre Tasarımı |
| 11. hafta: |
Donanım Tanımlama Diliyle Ardışık Lojik Devre ve Sonlu Durum Makinesi Tasarımı |
| 12. hafta: |
Ardışık Lojik Sayısal Yapıtaşları - Sayaç ve Kayaç Devreleri |
| 13. hafta: |
Ardışık Lojik Devrelerde Zamanlama, Metastabilite, Senkronizasyon ve Paralelleştirme |
| 14. hafta: |
Sayısal Lojik Devre Gerçekleme Teknolojileri ve Yöntemleri, Programlanabilir Lojik Aygıtlar PLA, PAL, CPLD ve FPGA, Proje sunumları |
| 15. hafta*: |
- |
| 16. hafta*: |
Dönem Sonu Sınavı |
| Ders kitapları ve materyaller: |
Harris and D. Harris, Digital Design and Computer Architecture: ARM Edition, 1st edition. Morgan Kaufmann, 2015. |
| Önerilen kaynaklar: |
Mano and M. D. Ciletti, Digital Design: With an Introduction to the Verilog HDL, 5th Edition. Pearson, 2012.
Doulos, The Verilog Golden Reference Guide. The Designer’s Guide to Verilog
Doulos, The VHDL Golden Reference Guide. The Designer’s Guide to VHDL |
|
|
* 15. ve 16. haftalar arası final sınavına hazırlık haftası bulunmaktadır.
|
|
